清华自主招生首次按大类招生
智能汽车时代的加速到来，使车载智能系统面临前所未有的算力需求。随着越来越多车型引入电子电气架构转向中心化、智能驾驶的多传感器融合、智能座舱的多模态交互以及生成式AI驱动的虚拟助手等创新技术，都要求车用主芯片能够同时胜任图形渲染、AI推理和安全计算等多重任务。当下，功能安全、高效高灵活性的算力、产品生命周期，以及软件生态兼容性这“四大核心要素”，已成为衡量智能汽车AI芯片创新力和市场竞争力的核心标准。传统汽车计算架构中，往往采用CPU与GPU或/和NPU等计算单元组成异构计算模式；随着自动驾驶算法从L1向L
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202507 汽车智能化 Imagination GPU IP
中国数字EDA/IP龙头企业上海合见工业软件集团有限公司（简称“合见工软”）近日发布国产自主研发支持多协议的32G SerDes PHY 解决方案UniVista 32G Multi-Protocol SerDes IP (简称UniVista 32G MPS IP)。该多协议PHY产品可支持PCIe5、USB4、以太网、SRIO、JESD204C等多种主流和专用协议，并支持多家先进工艺，成功应用在高性能计算、人工智能AI、数据中心等复杂网络领域IC企业芯片中部署。随着全球数据量呈指数级增长，这场由数据驱
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合见工软 SerDes IP
人工智能 （AI） 不仅仅是一项技术突破，它还是软件编写、理解和执行方式的永久演变。建立在确定性逻辑和大部分顺序处理之上的传统软件开发正在让位于一种新的范式：概率模型、训练有素的行为和数据驱动的计算。这不是一个转瞬即逝的趋势。AI 代表了计算机科学的根本性和不可逆转的转变 — 从基于规则的编程到基于学习的自适应系统，这些系统越来越多地集成到更广泛的计算问题和功能中。这种转变需要对为其提供支持的硬件进行相应的更改。在 AI 架构和算法不断变化的世界中（现在和将来），为狭义定义的任务构建高度专业化芯片的旧模型
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并行计算 GPU 边缘AI NPU
目前已在超过 5 亿台设备中部署AI Virtual Smart Sensors?的全球人工智能软件领导者依利浦实验室(Elliptic Labs) (OSE: ELABS)? 和帮助智能边缘设备更可靠、更高效地连接、感知和推断数据的全球领先半导体产品和软件IP授权许可厂商Ceva公司近日宣布双方将开展合作，将依利浦实验室的AI Virtual Smart Sensor Platform?引入Ceva最先进的NeuPro-Nano 神经处理单元 (NPU)，从而在超低功耗边缘设备上实现下一代情境
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依利浦 Ceva NPU
人工智能（AI）在边缘计算领域正经历着突飞猛进的高速发展，根据IDC的最新数据，全球边缘计算支出将从2024年的2280亿美元快速增长到2028年的3780亿美元*。这种需求的增长速度，以及在智能制造、智慧城市等数十个行业中越来越多的应用场景中出现的渗透率快速提升，也为执行计算任务的硬件设计以及面对多样化场景的模型迭代的速度带来了挑战。AI不仅是一项技术突破，它更是软件编写、理解和执行方式的一次永久性变革。传统的软件开发基于确定性逻辑和大多是顺序执行的流程，而如今这一范式正在让位于概率模型、训练行为以及数
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并行计算 GPU GPU IP
芯原股份（芯原）近日宣布其超低能耗且高性能的神经网络处理器（NPU）IP现已支持在移动端进行大语言模型（LLM）推理，AI算力可扩展至40 TOPS以上。该高能效NPU架构专为满足移动平台日益增长的生成式AI需求而设计，不仅能够为AI PC等终端设备提供强劲算力支持，而且能够应对智慧手机等移动终端对低能耗更为严苛的挑战。芯原的超低能耗NPU IP具备高度可配置、可扩展的架构，支持混合精度计算、稀疏化优化和并行处理。其设计融合了高效的内存管理与稀疏感知加速技术，显著降低计算负载与延迟，确保AI处理流畅、响应
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芯原 NPU 大语言模型推理 NPU IP
近日，一站式定制芯片及IP供应商——灿芯半导体（上海）股份有限公司宣布推出基于28HKC+?0.9V/1.8V平台的Ternary Content-Addressable Memory (TCAM) IP。该IP具有高频率和低功耗特性，随着网络设备中快速处理路由表与访问控制列表（ACL）等需要高效查找的场景不断增加，该IP将被高端交换机、路由器等芯片广泛采用。灿芯半导体此次发布的TCAM IP包含全自研Bit cell，符合逻辑设计规则，良率高；在可靠性方面，这款TCAM抗工艺偏差强，具有高可靠
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灿芯 28HKC+ 工艺平台 TCAM IP
存储设备研发公司Neo Semiconductor Inc.（加利福尼亚州圣何塞）推出了其3D-X-DRAM技术的铟-镓-锌-氧化物（IGZO）变体。3D-X-DRAM 于 2023 年首次发布。Neo 表示，它已经开发了一个晶体管、一个电容器 （1T1C） 和三个晶体管、零电容器 （3T0C） X-DRAM 单元，这些单元是可堆叠的。该公司表示，TCAD 仿真预测该技术能够实现 10ns 的读/写速度和超过 450 秒的保持时间，芯片容量高达 512Gbit。这些设计的测试芯片预计将于 2026 年推出
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Neo Semiconductor IGZO 3D DRAM
西班牙的 SemiDynamics 开发了一种完全可编程的神经处理单元 （NPU） IP，它结合了 CPU、向量和张量处理，可为大型语言模型和 AI 推荐系统提供高达 256 TOPS 的吞吐量。Cervell NPU 基于 RISC-V 开放指令集架构，可从 8 个内核扩展到 64 个内核。这使设计人员能够根据应用的要求调整性能，从紧凑型边缘部署中 1GHz 的 8 TOPS INT8 到数据中心芯片中高端 AI 推理中的 256 TOPS INT4。这是继 12 月推出的一体化架构之后发布的，本白皮书
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SemiDynamics RISC-V NPU
5 月 7 日消息，当地时间 5 月 5 日，英特尔宣布成为唯一在 MLPerf Client v0.6 基准测试中实现全 NPU 支持的企业。英特尔表示，该结果标志着行业首个针对客户端 NPU 的大语言模型（LLM）性能标准化评估。测试数据显示，英特尔酷睿 Ultra 200 处理器在 GPU 和 NPU 上的输出速度远超人类平均阅读速度。英特尔客户端 PC 产品营销副总裁兼总经理丹尼尔?罗杰斯（Daniel Rogers）表示，“我们很荣幸能够引领行业，实现客户端 PC 平台的全 NPU 加速和领先
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英特尔 MLPerf Client 0.6 基准测试 NPU
确定IP技术发布的日期有时是一项挑战，尤其是英国处理器内核IP设计商 ARM。不过有证据可查的是第一款Arm内核处理器是在2025-08-04在英国剑桥的Acorn上流片的，我们暂且将这个时间作为Arm真正进入IC设计领域的原点。ARM1是Acorn继BBC Micro家用电脑成功之后自主开发的处理器。它由Sophie Wilson和Steve Furber开发。当日这颗处理器流片前在设计和制造方面已经进行了好几个月的开发，而且硅片最后花了好几个月才回到剑桥。 “它的设计制造成本低廉，由于设计对微处理器的
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Arm IP
摘要本文介绍了一种在FPGA中实现的增强型正交频分复用（OFDM）调制器设计，它使用了逆FFT模式的莱迪思快速傅立叶变换（FFT）Compiler IP核和莱迪思有限脉冲响应（FIR）滤波器IP核。该设计解决了在没有主控制器的情况下生成复杂测试模式的常见难题，大大提高了无线链路测试的效率。通过直接测试模拟前端的JESD204B链路，OFDM调制器摆脱了对主机控制器的依赖，简化了初始调试过程。该设计可直接在莱迪思FPGA核中实现，从而节省成本并缩短开发周期。该调制器的有效性验证中使用了Avant-X70 V
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莱迪思半导体 iFFT FIR IP 5G OFDM
为了提供更好的用户体验，包括高质量的视频传输、更新的笔记本电脑（例如最新的 AI PC）和其他前沿设备，都需要 5 纳米及以下的先进节点 SoC，以达成出色的功耗、性能和面积（PPA）目标。然而，随着技术发展到 5 纳米以下的工艺节点，SoC 供应商面临各种挑战，例如平衡低功耗和低工作电压（通常低于 1.2V）的需求。与此同时，市场也需要高分辨率相机、更快的帧率和 AI 驱动的计算，这就要求接口具有更高的数据传输速率和更强的抗电磁干扰（EMI）能力。随着这些性能要求变得越来越复杂，市场亟需创新的解决方案来
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Cadencee USB2V2 IP
创意2日宣布，自主研发的HBM4控制器与PHY IP完成投片，采用台积电最先进N3P制程技术，并结合CoWoS-R先进封装，成为业界首个实现12 Gbps数据传输速率之HBM4解决方案，为AI与高效能运算（HPC）应用树立全新里程碑。HBM4 IP以创新中间层（Interposer）布局设计优化信号完整性（SI）与电源完整性（PI），确保在CoWoS系列封装技术下稳定运行于高速模式。 创意指出，相较前代HBM3，HBM4 PHY（实体层）效能显著提升，带宽提升2.5倍，满足巨量数据传输需求、功耗效率提升1
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创意 HBM4 IP 台积电 N3P
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